À propos

Nous recherchons en poste fixe CDI à Palaiseau pour un client final, un·e Ingénieur·e en électronique numérique.

Notre client est une start-up à la pointe du deep-learning qui conçoit des solutions matérielles et logicielles pour l’IA depuis 2015 !

Rejoignez ici une équipe d'ingénieurs et de managers qui saura vous faire évoluer au sein d'une société lauréate du concours de l'innovation I-Nov en 2019 mais aussi lauréate du concours mondiale de l'innovation.

Le poste

Vous participerez à la conception et spécification des applications mais aussi à la recherche d’architectures optimales.


Vous serez en charge des Développements en RTL (SystemVerilog/Verilog) pour FPGA mais aussi Simulation et synthèse, Validation, debug et optimisations pour obtenir les performances souhaitées.

Vous travaillerez sur le placement, le routage des FPGAs haute fréquence et devrez comprendre et résoudre des problèmes de placement, timing et de congestion.

Vous évoluerez également sur l’optimisation des ressources utilisées lors de la synthèse.

Enfin, vous vous occuperez de l'intégration au sein du logiciel.

 

 

Les avantages :
Mutuelle de très haut niveau de protection, 2 jours de télétravail par semaine !

Votre profil

  • Ingénieur·e en électronique ou équivalent
  • Expériences significatives en développement RTL pour FPGA
  • Connaissance obligatoire d’un des langages System Verilog, Verilog ou VHDL
  • Simulation RTL et portes, Synthèse RTL, Debug FPGA
  • Connaissance du flow de compilation FPGA Vivado
  • Connaissances de linux et des outils de développement type GNU
  • Connaissances en mathématiques appliquées, particulièrement pour l’implémentation matérielle
  • Vous possédez un bon niveau en Anglais.

Postulez !

Envoyez votre candidature à Anthony

anthony.gouin@eotim.com

Détails du poste

Localisation : Palaiseau, Essonne

2 jours de télétravail par semaine

 

Salaire : Selon expérience

 

Type de contrat : CDI

 

Secteur d'activité : Deep-learning

 

Niveau d'études : BAC +5 minimum

 

Expérience : Expériences significatives en développement RTL pour FPGA

 

 

Publié le : 21 septembre 2022

 

Votre contact :

Anthony — anthony.gouin@eotim.com

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